根据摩尔定律，每一代全新制程节点都会使晶体管密度增加一倍，而这一增速是提升芯片性能和降低制造成本两者妥协的结果。随着晶体管尺寸达到量子级别，仅依靠制程微缩带来的

之所以提出DTCO，主要是因为越来越多的IC设计工程师都遇到了同样的问题和挑战，即无论是在电路设计、物理设计，还是应用层面，都会产生影响整个IC设计的新问题。系统：工程师可以在过去，晶体管被设计得更快（高性能），但他们很快意识到这是以高功耗为代价的。这就需要加强芯片设计、制造等各个环节之间的协作，共同优化整个芯片。系统达到更高的PPAc（高性能、低功耗、小面积、低成本）水平。

借助DTCO，可以在芯片开发的早期阶段（晶圆厂制造阶段）同时读取设计和工艺。 DTCO与DFM（Design for Manufacturing，一种考虑制造工艺的设计方法）类似，但两者有很大区别。 DTCO有助于预测设计（布局）引起的问题并优化工艺配方，还可以提高生产良率。

DTCO的发展史

DTCO并不是近几年才出现的新概念。只是由于近年来制程技术难以按照摩尔定律的节奏前进，DTCO的作用和地位才凸显出来。

2007年左右，当时45nm工艺技术引入了新的栅极结构（HKMG）。这种新的栅堆叠能够克服随着晶体管进一步缩小而出现的漏电问题，但它也改变了晶体管的特性及其性能。（电流和电压）开始偏离。随着进一步扩展，需要对设计进行更改来补偿这种偏差，这可以说标志着摩尔定律自由统治时代的结束，因为技术人员和设计工程师开始看到协作优化技术和设计的好处。此后，业界提出了DTCO概念。当工艺节点发展到20nm~30nm范围时，DTCO正式进入商业开发阶段。

之后制程技术发展到10nm~20nm范围。为了开发1xnm技术节点，引入了结构收缩“助推器”作为DTCO工作的辅助。这些“增强器”可以进一步减少面积，不是在晶体管级别，而是在单元级别，其中单元是由晶体管构建的最小功能电路。结构缩放“增强器”的一个例子是自对准栅极接触，它允许接触晶体管的栅极直接放置在晶体管的顶部，从而减少总接触面积。通过这种方式，单元可以进一步缩小到极其紧凑的水平。

DTCO巧妙地改变了逻辑单元的布局，以实现进一步的工艺缩减。当今的芯片中已经采用了多种DTCO 技术。例如，在隔离各个逻辑单元时，设计人员已将双扩散中断替换为单扩散中断，从而提供了明显的扩展优势。设计人员还减少了鳍片，将每个晶体管的鳍片数量从三个减少到两个。此外，如上所述，设计人员还在追求栅极上的接触，将晶体管的电接触从侧面移动到顶部。

这些年来，DTCO的价值越来越凸显。为了继续在晶体管微缩化的道路上前进，技术人员一直在探索构建用于逻辑和存储器应用的新晶体管架构。一个典型的例子是台积电在16nm工艺节点引入FinFET。晶体管，在缩小尺寸方面比传统MOSFET 具有更好的性能。同样，对于存储器，imec等研究机构也探索了多种新技术来替代一些传统的存储技术。

目前，除了DTCO之外，业界还发展了系统技术协同优化（STCO）。

STCO可以做到DTCO难以做到的事情，例如，它可以在不依赖器件尺寸缩放的情况下减少逻辑和SRAM单元面积。 STCO 还可以优化隐形SoC 功能，例如电力传输。

DTCO面对的挑战

虽然DTCO可以解决一些摩尔定律无法解决的问题，但它并不是万能的。尤其是市场对高性能芯片的综合水平要求越来越高。 DTCO也面临着许多挑战，包括：由于DTCO的数据来自不同的软件而不是单一平台，因此很难对这些数据进行整合和聚合；很难将每个技术要素连接起来，因为仅在一个地方收集的数据不仅复杂，而且在范围、规模和抽象方面也各不相同；优化由于变量众多且复杂，其本身就很难计算。

当前，先进工艺设计面临的挑战是扩展不再仅仅基于工艺节点级别的增量变化。 DTCO需要考虑对单元库的影响以及对布局和布线设计的影响。这显然比仅仅开发PDK 并让设计人员以与使用以前的节点大致相同的方式使用它更加复杂和昂贵，特别是如果一切都必须手动完成的话。

台积电、应用材料、新思科技纷纷加入战局，芯片行业作弊模式升级。

DTCO最初专注于设计规则优化，然后升级到标准单元逻辑布局（特别是减少垂直维度中使用的金属走线数量），现在涵盖整个物理设计流程，因为可布线性严重依赖于工艺特性。

即将量产的3nm工艺已经达到了FinFET微缩的极限。一个大问题是：下一代晶体管架构（例如环栅(GAA)、CFET（堆叠N 和P 晶体管）和垂直栅极）会发生什么？什么新问题？另一个需要考虑的因素是埋地电源轨(BPR) 或前端电力传输，以及对布局有重大影响的其他选项。这些都是DTCO面临的挑战。

当然，未来先进工艺技术的芯片设计将面临的不仅仅是上述挑战，将对IC设计工程师提出更高的要求。 DTCO也必须与时俱进，这需要芯片产业链的各个环节，特别是EDA、半导体制造设备和晶圆厂能够提供更好的工具、设备和服务，以确保DTCO能够继续发挥出色的作用。

产业链协同，各施绝技

DTCO是IC设计制造商、EDA工具制造商、半导体设备供应商以及晶圆代工厂等芯片产业链各环节之间更深层次的合作，以达到“技术渗透”的效果，例如IC设计制造商及其工程师必须对晶圆代工厂的制造工艺和相关参数有更全面、深入的了解，半导体设备供应商必须能够为晶圆工厂提供能够解决IC设计客户问题的解决方案。而EDA工具制造商必须与IC设计和晶圆厂双向深度融合，提供DTCO所需的工具支持。

我们先来看看EDA。

过去几年，在7nm工艺即将量产之前，imec和Cadence对7nm和5nm工艺芯片的设计进行了联合研究，分析IC设计工程师的各种潜在决策对EDA工具和库的影响。具体方法是用真实的设计进行多次实验，了解这对设计质量的影响以及它如何影响PPAc（性能、功耗、面积和成本），并将结果与imec生态系统共享（每个工程师都做先进的工艺开发）。

这些研究不断迭代，共同优化流程和工具，详情如下。

标准单元设计的反馈环路：如果DRC错误非常多，则需要更改库的架构；如果只有几个，则应重新设计单元。

设备反馈循环：提供各种设备选项的PPA 信息，以做出正确的选择。

反馈回路，包括材料/BEOL 选择：使用PPA 信息查看导体和电介质选择对芯片级的影响。

反馈环和光刻，设计规则：比较不同图案的效果，选项。

EDA循环：当时该工具的测试版即将使用，需要对该工具进行增强和调试。

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通过这些EDA 工具优化，可以降低制造成本。事实证明，使用imec成本模型，相应的晶圆成本降低了5%。当时，imec的7nm设计大约在晶圆代工厂进行风险生产前两年完成。之后，Imec进入下一个工艺节点研发工作流程，同时上一代产品在代工厂推出，并针对批量生产优化了工艺良率。生产准备就绪。

另一家主要的EDA和IP厂商Synopsys也非常重视DTCO。该公司开发了虚拟PDK来加速新工艺节点的评估。虚拟PDK 对于弥合技术建模和设计实施环境之间的差距非常有价值。虽然不如代工厂发布的PDK 功能齐全，但这些虚拟PDK 可以通过基于仿真的方法快速生成，以便在代工厂PDK 发布给设计团队之前实现设计实现和设计分析。

这些虚拟PDK 包含的关键功能包括：创建用于电路仿真的紧凑模型；能够在定制设计上运行晶体管级寄生提取；在块级设计上运行栅极寄生提取的能力；以及综合、布局和布线的解决方案计划创建技术文档。

该公司的DTCO解决方案可以通过其技术开发平台的自动化生成这些虚拟PDK，从而实现技术和设计环境之间的无缝链接。

我们来看看半导体设备供应商。

以全球最大的半导体设备供应商应用材料公司为例。对于DTCO，该公司发布了基于TCAD（Technology Computer Aided Design，计算机辅助设计技术，这里特指半导体工艺仿真和器件仿真工具）的技术和MSCO平台。该平台将DTCO晶体管结构主要优化目标的范围扩大到MOL/BEOL环节中的材料、工艺方法和设计规则等更广泛的影响因素。通过TCAD仿真测试技术形成全面的协同优化解决方案，该解决方案可以进一步提高先进工艺芯片的PPAc水平。

在新工艺的开发中，TCAD工具可以大大降低开发成本和周期。传统基于TCAD的DTCO技术流程中，FEOL前端工艺的调整和器件模拟均通过TCAD完成。更先进的基于建模的TCAD不仅包含传统DTCO中的电气特性建模功能，还集成了MOL中台流程。而BEOL后端工艺中的寄生电容和电阻参数提取功能，涉及到芯片内部互连线路的优化，就是上面提到的STCO。

为此，应用材料公司开发了“材料到系统协同优化平台”（MSCO）。

MSCO在传统DTCO的基础上，综合考虑器件级影响因素（器件架构、工艺步骤、材料等）和设计级影响因素（设计规则、标准单元磁道数、功率分配），延伸将协同优化覆盖到系统级仿真，可以快速评估主要技术参数及其对整个电路系统的影响。

为了展示MSCO平台的应用价值，应用材料公司对各种FEOL前端工艺、MOL中段工艺、BEOL后端工艺进行了实验测试，论证了各种工艺参数调整对器件和器件的影响。电路性能。具体测试内容和参数这里不再赘述。

最后，看看铸造厂。

这里我们以台积电为例。该公司即将量产3nm（N3）工艺芯片。与N5相比，台积电普通N3的性能提升了10%。与普通N3相比，N3 HPC性能提升3%，并且通过HPC DTCO优化，速度额外提升9%，总计达到12%。该测试设计基于Arm Cortex-A78。

TSMC 的HPC 优化电池系列提供更快的触发器、双高度电池和使用通孔柱的电池。

台积电、应用材料、新思科技纷纷加入战局，芯片行业作弊模式升级。

如上图所示，红色区域从下到上分为四个部分。具体优化条件如下。

工艺改进：（更大的CPP 和更高的装置）比现有HC 装置（相同功率）快10%。

对于以HPC 为中心的BEOL 设计来说，应对更长的互连和相应的线路延迟通常是一个巨大的挑战。在移动设备中，由于密度缩放的需要，使用最小金属间距。然而，HPC 应用通常需要更大的金属间距（更低的RC）和更大的通孔（更低的电阻）。台积电创建了特殊的金属间距组合和设计规则，为PPA 提供更好的权衡。结果是性能提高了2%-4%。

MiM 在HPC 设计中对于防止电压下降和提高性能至关重要，因此台积电创建了超高密度MiM，既具有良好的密度，又具有良好的频率响应。这减少了压降并将性能提高了约3%。

此外，标准单元库通过架构变化和布局优化，可以将性能提升约2%。对库的更改包括： M0 优化以实现更低的电容和更高的速度；用于高驱动单元的双高度单元；优化多级组合电池的尺寸和性能。

除了提高性能之外，DTCO 还可用于获得更低的功耗。台积电可以保持10%的性能提升，但面积更小，功耗可以降低15%。面积的减小有助于提高逻辑密度，由于导线较短（R 减小），这也有助于提高性能。

对于HPC 设计，配电网络(PDN) 变得越来越重要。这是减少IR 压降从而提高性能的关键。台积电开发了一种特殊的设计流程，以更集中的方式分配电源和接地，从而释放信号布线空间并减少障碍。此外，时钟网络路由更好，偏差减少，从而获得更好的性能。

结语

DTCO变得越来越重要，但做好却并不容易。工艺研发团队和IC设计研发团队必须从一开始就共同努力，对下一代技术的定义进行DTCO。两队必须保持开放。心态，探索设计创新和工艺能力的可能性。这一阶段提出了许多创新的想法。其中一些可能过于先进，无法通过现有技术来实现。有些想法乍一看似乎很有希望，但结果却不那么实用，DTCO 的目的是定义真正有意义的调整，超越单纯的几何小型化，以实现提高整体性能的目标。

台积电先进技术业务发展部高级总监袁立本认为，完成DTCO参数定义后，下一步就是找出“工艺窗口”的界限，通过后台定义工艺的范围边界。周而复始，密集互动的流程调整，以达到最佳结果。它具有最好的性能、功耗和面积，并且仍然可以高良率批量生产。